2026 年 6 月 21 日，全球先进封装龙头台积电正式提速下一代核心技术 CoPoS（Chip-on-Panel-on-Substrate，面板载芯片封装）全产业链验证与产线搭建工作。作为当前 AI 主力封装方案 CoWoS 的迭代升级路线，CoPoS 凭借化圆为方、以玻代硅两大底层革新，实现生产成本降低 30%、基材利用率突破 90%，一举破解大尺寸算力芯片封装产能不足、材料浪费、良率偏低三大行业痛点，将重塑高端 AI 芯片封装产业格局。
一、底层架构革新：告别圆形晶圆，方形玻璃面板释放产能上限
当前台积电量产主力 CoWoS 技术采用 300mm 圆形硅中介层，方形芯粒排布会产生大量弧形边角废料，行业平均硅片利用率仅 65%-70%；且圆形晶圆受光罩尺寸约束，单封装最大集成面积存在物理天花板，难以适配英伟达、谷歌、AMD 等客户下一代超大尺寸 GPU、多芯粒 AI 模组与 HBM 内存堆叠需求。
CoPoS 彻底颠覆传统晶圆封装形态，采用大尺寸矩形玻璃面板作为核心中介基材，规划 310×310mm、515×510mm、750×620mm 三档面板规格，最大面板面积远超 12 英寸晶圆。方形基材可实现芯片紧密无间隙排布，基材利用率稳定提升至 90% 以上，同等原材料面积下可产出更多封装成品，从源头减少高纯硅、基板材料损耗。
材料层面，CoPoS 以低成本玻璃基板替代高价硅中介层，配套自研 TGV 玻璃通孔工艺。玻璃热膨胀系数与硅芯片高度匹配，大尺寸封装翘曲幅度下降 50%，量产良率显著提升；TGV 深宽比可达 50:1，互联密度为传统硅通孔 TSV 的 5 倍，高频信号损耗更低，完美支撑超高带宽算力互联场景。
二、核心效益量化：成本、利用率、产能三重突破
据台积电供应链与产业机构实测数据，规模化量产后 CoPoS 相较 CoWoS 具备明确经济与性能优势：
- 封装综合成本下降 30%：玻璃基材采购成本远低于硅中介层，叠加材料利用率提升、返工报废减少，整套多芯片封装制程单位成本降低 20%-30%，大幅缓解高端 AI 芯片封装高成本压力；
- 基材利用率突破 90%：消除圆形晶圆边角无效区域，大尺寸 AI 芯粒、HBM 模组排布无冗余浪费，原材料损耗大幅收窄；
- 封装尺寸上限大幅拓宽：2028 年量产版本支持 14 倍光罩封装面积，2029 年迭代工艺可突破 40 倍光罩，单块面板可集成 8 倍于传统 CoWoS 的芯片面积，满足万亿参数大模型训练芯片集成需求；
- 扩产弹性更强：CoPoS 产线可复用部分显示面板制造设备，建厂周期短于硅基 CoWoS 产线，能够快速承接全球算力芯片持续爆发的封装订单缺口。
三、产线与产业生态同步提速，2028 年正式进入大规模量产
台积电已建成首条 CoPoS 试验验证产线，现阶段同步推进玻璃核心基板、面板级 RDL 重布线、大尺寸光刻配套设备供应链成熟化，协同上下游材料、设备厂商完善配套工艺标准。产业路线图显示，310×310mm 中小尺寸面板规格将于 2028 年下半年实现量产，更大尺寸 515mm、750mm 面板逐步落地，逐步分流高端 AI 芯片封装订单，缓解当前 CoWoS 产能长期供不应求的现状。
台湾经济研究院产经分析指出，随着 AI 算力需求持续爆发，2028 年后超大尺寸多芯粒封装需求将出现量级增长，传统硅基 CoWoS 将遭遇材料、尺寸、成本多重瓶颈；CoPoS 作为台积电下一代先进封装核心抓手，依靠成本与效率双重优势，将成为高端算力芯片封装主流方案，带动玻璃基板、TGV 通孔、面板光刻等全新产业链迎来高速增长周期。
四、行业影响：打开算力降本空间，巩固台积电先进封装壁垒
业内分析师表示，AI 芯片封装成本占芯片整体制造成本 30%-40%，CoPoS 带来的 30% 封装成本降幅，将直接降低高端 AI 服务器、训练大芯片的整机生产成本，加速大模型、生成式 AI 产业规模化落地。
同时，台积电已围绕 CoPoS 布局上千项玻璃面板封装专利，构建高技术壁垒，短期内拉开与其他封测厂商在超大尺寸高性能封装赛道的差距。随着生态持续完善，CoPoS 不仅服务海外头部芯片客户，也将面向国内高端算力、智算芯片厂商开放先进封装服务，为全球半导体先进封装技术提供全新低成本解决方案。
