北京时间 6 月 25 日，在 2026 国际超大规模集成电路研讨会（VLSI）现场，IBM 正式对外发布全球首款 0.7nm（7 埃米）工程验证芯片，凭借自研三维纳米堆叠（NanoStack）颠覆性架构，行业首次突破 1nm 制程门槛，宣告半导体产业彻底告别纳米时代，进入原子级埃米制造新纪元。该芯片单颗指甲盖大小晶圆可集成近 1000 亿晶体管，密度较 2nm 工艺实现翻倍，算力与能效指标实现跨越式提升，为通用人工智能、超算、下一代算力基础设施打开全新空间。
一、划时代工艺突破：0.7nm 逼近硅原子物理边界
本次发布的 0.7nm 节点行业定义为 7 埃米级（1 纳米 = 10 埃米），其特征尺寸仅相当于 3-4 颗硅原子横向排列宽度，单根头发丝直径约为该制程尺度的 7 万倍，晶体管制造抵达经典硅基电路物理极限边缘。
传统 2nm 及以上工艺均采用平面横向排布 GAA 纳米片晶体管，受光刻、量子隧穿、导线电阻三重物理约束，平面微缩路线已接近天花板。IBM 跳出二维光刻迭代思路，首创垂直双层纳米堆叠架构，将 N 型、P 型晶体管分两片晶圆独立制造后，通过 30 纳米超薄介质键合技术垂直堆叠融合，上下层电路材料、阈值电压可独立优化，彻底向三维空间释放晶体管密度。
实测数据显示：
- 晶体管密度：相较 IBM 2nm 工艺提升 100%，单平方厘米芯片容纳千亿级晶体管；
- 性能功耗双优化：同等功耗下性能最高提升 50%，同等算力场景能耗降低 70%；
- 存储单元革新：SRAM 存储单元面积缩减 40%，解决长期以来先进制程存储缩放停滞难题，大幅提升 AI 芯片带宽承载能力。
二、三维纳米堆叠核心技术详解
NanoStack 纳米堆叠架构是本次 0.7nm 芯片实现量产可行性验证的核心支撑，包含三大独创工艺体系：
- 分晶圆 CMOS 分体制造：NFET、PFET 晶体管在独立硅片完成光刻、沉积、刻蚀，规避单层晶圆材料兼容矛盾；
- 超薄低温晶圆键合：层间介质厚度控制至 30nm 以内，低温工艺不损伤晶体管沟道，层间距仅 9 纳米；
- 垂直交错布线系统：上下层独立供电、信号走线，大幅降低 RC 信号延迟，缓解先进制程电子迁移失效问题。 显微观测显示，芯片内部纳米片沟道厚度仅 5 纳米，约 15 层硅原子堆叠而成，原子排布结构可清晰观测，是全球首套可稳定通电、完成全功能测试的亚 1nm 完整逻辑芯片样片，并非实验室概念器件。
三、重塑 AI 算力格局，覆盖全行业应用场景
0.7nm 芯片将彻底释放大模型、超算、自动驾驶、量子计算配套算力的发展上限：
- 生成式 AI 算力：主流 2nm AI 加速器算力约 1500 TOPS，0.7nm 芯片算力可达 7000 TOPS，超大语言模型训练周期可从 3 个月压缩至数周，大幅降低 AI 研发算力成本；
- 云端超算中心：同等算力集群能耗下降七成，有效缓解全球数据中心供电、散热压力，加速低碳算力基础设施落地；
- 终端智能设备：移动端、车载端芯片可在更小体积内集成更高端 NPU，端侧大模型本地部署成为常态；
- 前沿科研领域：适配核聚变模拟、生物医药分子仿真、气候预测等超高精度计算场景，缩短前沿科学实验周期。
四、量产路线与行业价值
IBM 同步公布完整技术落地规划：0.7nm 纳米堆叠工艺已完成良率验证，预计 5 年内实现小规模量产，整套架构可支撑半导体行业至少 10 年持续迭代，无需依赖激进光刻缩小。同时 IBM 宣布布局配套高 NA EUV 光刻机产线，搭建全新埃米制程代工体系，面向全球芯片设计企业开放工艺授权。
IBM 研究院院长、院士 Jay Gambetta 现场表示：“本次 0.7nm 芯片不是单纯缩小晶体管尺寸，而是重构芯片底层制造逻辑。过去数十年摩尔定律依靠平面微缩，如今我们依靠三维堆叠延续算力增长曲线，将计算产业带入原子尺度时代，为人工智能、下一代数字基础设施筑牢底层硬件根基。”
业内半导体分析师指出，台积电、三星、英特尔当前技术路线仍停留在 2nm、1.4nm 平面纳米片迭代，IBM 0.7nm 三维堆叠方案开辟全新技术赛道，打破行业 “2nm 为硅基物理天花板” 的固有判断，重塑全球先进制程竞争格局。消息发布当日，IBM 美股盘前涨幅最高达 6.8%，资本市场高度认可本次技术突破长期产业价值。
随着 0.7nm 埃米级芯片正式落地，硅基半导体产业迎来全新发展周期。IBM 表示将持续开放纳米堆叠技术研究成果，联合全球产业链推进材料、设备、EDA 协同创新，推动埃米制程技术快速落地商用，驱动全球数字科技产业新一轮变革。
