2026 年 6 月 23 日 半导体产业讯
当前全球先进制程加速向 18A、14A 埃米级节点推进，0.55NA 高 NA EUV 作为下一代光刻核心方案，已完成原型机验证与小批量流片，但全行业规模化量产节奏持续延后。产业链多方专家共识显示，除却 4 亿美元级设备投入、厂房配套改造等大额支出，掩模整套成本失控、良率爬坡缓慢、耗材损耗加剧，已成为制约高 NA EUV 大范围落地的最核心阻碍。
技术架构重构推高掩模制造门槛，单片造价大幅抬升
传统 0.33NA 低 NA EUV 掩模已属半导体制造复杂度顶尖产品，而高 NA EUV 采用非对称畸变光学系统，成像横纵缩放比例不一致，必须配套全新掩模基底、相位偏移结构与专属光学邻近校正（OPC）算法，工艺链条全面重构。
其一，掩模尺寸规格变更带来面积损耗。高 NA EUV 采用 6×6 英寸新型掩模基板，有效曝光面积仅为现有低 NA 掩模的 50%，同等晶圆产出下，掩模使用数量近乎翻倍，直接摊薄单套掩模产出效率。
其二，缺陷容忍阈值大幅收紧。埃米级图形对掩模微小缺陷高度敏感，大量隐形缺陷仅能在 EUV 光源下检出，掩模检测、修复设备投入同步暴涨；单块高 NA EUV 掩模写入周期拉长 30% 以上，光掩模工厂产能严重受限，供给端交付周期拉长至 4–6 个月。
其三，保护膜（Pellicle）技术尚未成熟。高 NA 设备搭载千瓦级高功率光源，持续曝光产生巨大热应力，现有薄膜材料易形变、老化、破损，新型耐高温薄膜仍处于验证阶段，量产级保护膜缺失导致掩模损耗速度显著提升，更换频次增加，形成持续性耗材成本负担。
业内测算数据显示，一套完整高 NA EUV 关键层掩模套件，综合成本较同等层数低 NA EUV 掩模高出 1.8–2.5 倍；针对 AI 算力芯片、先进存储等高精密器件，单芯片掩模总成本可突破千万美元，中小设计厂商难以承受流片前期投入。
成本模型失衡，仅少数高端场景具备经济性
IBM、英特尔联合发布的制程成本仿真报告指出，高 NA EUV 的经济价值高度依赖曝光替代层数：若单次高 NA 曝光可替代 3–4 层低 NA 多重曝光，整套掩模 + 光刻综合成本可下降 1.7–2.1 倍；但仅替代双层曝光时，高 NA 方案整体成本反而高出 2.5 倍。
市场场景分化显著：
- 高端 HPC、AI 大算力芯片：核心金属层、接触孔需三重以上曝光，高 NA 可简化工艺流程，掩模增量成本可被制程简化收益覆盖，英特尔等 IDM 厂商主动提前布局；
- 消费级 SoC、通用存储芯片：多以双层曝光为主，掩模额外支出无法摊薄，晶圆厂、设计客户普遍观望，台积电明确暂缓大规模采购计划，优先延长成熟低 NA EUV 产线生命周期；
- 中小芯片设计企业：一次性千万级掩模投入抬高研发门槛，大量客户主动调整版图设计，压缩高 NA 专属掩模层数，延缓节点迭代节奏。
同时，掩模损耗带来重复支出进一步放大压力。美光科技光刻运营负责人表示，高 NA 工况下掩模使用寿命缩短近 40%，量产阶段需常备多套备用掩模，持续耗材支出改变过往一次性掩模投入的成本结构，晶圆厂折旧与运营成本双线承压。
产业链多方攻坚，三条路径缓解掩模成本压力
面对掩模成本桎梏，光掩模厂商、EDA 企业、设备商已启动协同攻关，三条技术路线并行推进降本：
- 曲线掩模、版图协同优化：新思、D2S 等企业推出全新光刻校正工具，通过曲线图形设计减少掩模层数，降低单芯片掩模采购总量，从需求端压缩成本规模；
- 新型掩模基底与薄膜材料研发：多家材料企业开发低热形变保护膜、高耐久掩模基板，延长掩模使用寿命，减少更换频次，降低长期耗材开销；
- 掩模产线规模化扩产、工艺简化：掩模工厂新增高 NA 专用写入、检测产线，通过规模效应摊薄单片加工成本，目标 2028 年前实现高 NA 掩模单价下降 30% 以上。
行业展望：规模化落地至少延后至 2028 年后
ASML 虽已实现 EXE:5000、EXE:5200B 设备量产交付，全球累计完成 50 万片高 NA 晶圆试产，但掩模供应链成熟度不足、成本曲线未达行业盈亏平衡点，直接拉长普及周期。
业内机构预测，2026–2027 年仅英特尔、头部存储企业开展小批量专项流片；2028 年伴随掩模材料、检测产能规模化落地，整套掩模成本回落，高 NA EUV 才有望进入中度规模化导入；全行业普及或将推迟至 2030 年前后。
多位光刻领域专家提醒，埃米制程竞争不再单纯比拼设备性能，掩模、光刻胶、检测配套供应链的成本控制能力，将成为决定各厂商先进节点迭代速度的核心胜负手。
