近日，在2026年超大规模集成电路（VLSI）技术研讨会上，三星电子正式发布重磅半导体技术突破，成功研发出全球最小3D堆叠场效应晶体管（3D Stacked FET），以42纳米栅极间距刷新业界最小纪录，打破此前48纳米的行业技术瓶颈，为后摩尔时代先进逻辑芯片制程迭代开辟全新路径。该创新研究成果从千余篇参赛论文中脱颖而出，斩获大会最佳论文奖，并入选年度核心技术亮点，获得全球半导体行业高度认可。

随着半导体制程不断逼近物理极限，传统平面晶体管、现有GAA架构的横向微缩技术已遭遇瓶颈，存在尺寸缩减受限、漏电率升高、算力密度不足、能效比难以提升等诸多难题，成为制约高端芯片、AI算力芯片、高性能计算芯片迭代的核心壁垒。三星此次创新跳出传统芯片平面布局思维，创新性采用垂直3D堆叠架构，彻底改变逻辑晶体管的排布方式，将芯片元器件从平面平铺升级为立体堆叠，实现了半导体逻辑器件设计的颠覆性突破。

据三星半导体研发中心逻辑技术开发团队介绍，本次全新3D堆叠晶体管采用上下双层晶体管对称设计，每层均搭载三层堆叠纳米片沟道结构，同时通过自研中间介质隔离层技术，完美解决垂直堆叠带来的信号干扰、漏电、散热不均等核心痛点，保障器件运行的稳定性与可靠性。相较于传统平面器件，该创新技术在同等芯片面积下，晶体管集成密度实现翻倍提升，大幅提升芯片算力与运行效率，同时有效降低功耗，攻克了先进制程“尺寸、性能、能效”无法兼顾的行业难题。

相较于行业现有技术方案，三星42纳米栅极间距3D堆叠晶体管具备多重核心优势。在集成能力上，垂直堆叠模式彻底摆脱横向尺寸微缩的物理限制，让芯片空间利用率实现质的飞跃；在性能表现上，纳米片沟道搭配精准隔离工艺，有效控制器件漏电，大幅提升开关控制精度与电流驱动能力；在应用适配性上，该技术专为先进逻辑芯片研发，可广泛适配人工智能、高性能计算、高端移动终端、自动驾驶、数据中心等高端半导体场景，兼容性与拓展性极强。

长期以来，3D堆叠技术多集中应用于NAND闪存、HBM存储等存储类芯片领域，在核心逻辑晶体管领域的规模化落地始终难以突破。三星此次技术突破，首次实现3D堆叠架构在先进逻辑器件领域的成熟落地，补齐了逻辑芯片立体堆叠的技术短板，打破了行业技术固有格局，标志着后摩尔时代半导体技术正式迈入“立体微缩”全新阶段。

三星电子相关研发负责人表示，此次3D堆叠晶体管技术突破，是三星深耕先进半导体制程、攻坚后摩尔时代技术难题的重要里程碑。未来，三星将持续深化3D堆叠晶体管的技术迭代与工艺优化，加速推进技术商业化落地，依托全新立体架构技术，持续推动高端逻辑芯片制程升级，为全球半导体产业、AI算力产业、高端智能硬件产业的创新发展提供核心技术支撑。

行业分析师指出，三星本次技术创新不仅刷新了全球逻辑晶体管的尺寸与性能纪录，更为全球半导体行业突破制程瓶颈提供了全新技术思路。随着3D堆叠逻辑晶体管技术的逐步落地应用，将有效破解高端芯片算力不足、功耗偏高、集成度有限等难题，加速下一代高性能、低功耗高端芯片的普及，推动全球半导体产业开启立体制程新时代。